托博塔斯知识网

您现在的位置是: 首页 > 娱乐新闻

[芯片巨头争先恐后地开发3D封装的关键技术有多难?】

2020-08-30 00:57:04托博塔斯知识网
铸造厂,设备供应商,研发机构等都在开发一种称为混合键合的过程。这项技术正在驱动下一代2。5D和3D封装技术。与现有的堆叠和键合方法相比,混合键合可以提供更高的带宽和更低的功耗,但是混合键合技术也更难以实现。异质集成是铜杂化键合的主要优势铜杂化结合并不是新事物。自2016年以来,C

  铸造厂,设备供应商,研发机构等 都在开发一种称为混合键合的过程。 这项技术正在驱动下一代2。5D和3D封装技术。

  与现有的堆叠和键合方法相比,混合键合可以提供更高的带宽和更低的功耗,但是混合键合技术也更难以实现。

  

  异质集成是铜杂化键合的主要优势

  铜杂化结合并不是新事物。 自2016年以来,CMOS图像传感器已开始使用晶圆对晶圆混合键合技术来制造产品。具体来说,供应商将首先生产逻辑晶片,然后生产单独的晶片以进行像素处理,然后使用铜互连技术将两个晶片组合在一起,然后将每个芯片切成小块以形成CMOSImage Sensor。

  混合键合的工作原理与高级包装几乎相同,但前者更为复杂。供应商正在开发另一种不同的变体,称为管芯对晶片(Die-to-Wafer)键合,它可以将管芯堆叠并键合在中介层或其他管芯上。KLA市场营销高级总监Stephen Hiebert表示:“我们可以观察到晶片间混合键合的强劲发展。 它的主要优点是可以实现不同尺寸芯片的异构集成。”

  该解决方案将高级包装提升到一个新的水平。 在当今的高级封装情况下,供应商可以在封装中集成多芯片DRAM堆栈,并使用现有的互连解决方案来连接芯片。通过混合键合,DRAM裸片可以使用铜互连来提供更高的带宽,这种方法还可以用于存储器堆栈和其他高级逻辑组合。

  Xperi的杰出工程师高桂联在最近的一次演讲中说:“它有潜力适用于不同的应用,包括3D DRAM,异构集成和芯片分解。”

  但这是一项非常具有挑战性的工作。芯片到晶圆的混合键合需要原始芯片,先进的设备和完善的集成解决方案,但如果供应商能够满足这些要求,则该技术将成为高级芯片设计的有吸引力的选择。

  传统上,为了改进设计,业界已经开发了一种片上系统(SoC),该系统可以缩小具有不同功能的每个节点,然后将它们封装在同一芯片上,但是随着单个节点变得越来越复杂 且价格昂贵,越来越多的人开始寻找新的替代品。可以通过在传统的高级封装中组装复杂的芯片来扩展节点,而使用混合绑定的高级封装是另一种选择。

  GlobalFoundry,英特尔,三星,台积电和联电都在研究铜混合键合封装技术,Imec和Leti也是如此。此外,Xperi正在开发一种混合粘合技术,并将该技术许可给其他公司。

  现有IC封装技术的特点

  IC封装的类型很多,分段封装市场的互连类型包括引线键合,倒装芯片,晶圆级封装(WLP)和直通硅通孔(TSV)。互连是将一个芯片连接到封装中的另一个芯片。 TSV的I / O数量最多,其次是WLP,倒装芯片和引线键合。 混合互连比TSV具有更高的密度。

  TechSearch称,目前的封装大约有75%至80%是基于引线键合,即使用焊线机细线将一个芯片连接另一个芯片或基板上,引线键合多用商品包装和储存裸片堆叠。

  在倒装芯片中,使用各种工艺步骤在芯片顶部形成大量的焊料凸块或微小的铜凸块,然后将器件翻转并安装在单独的芯片或板上。凸点落在铜焊盘上以形成点连接,这被称为晶圆键合机的系统键合芯片。

  WLP直接封装在晶片上并进行测试,然后切成单个组件。扇出WLP也是晶圆级封装的一种。Veeco的科学家Cliff McCold在ECTC的演讲中说:“ WLP可用于建立更小的二维连接,从而将硅芯片重新分配到更大的区域,从而为现代设备提供更高的I / O密度。,更高的带宽和性能。”

  TSV用于高端2。5D / 3D封装。在2。在5D封装中,裸芯片堆叠在中介层上。 插入器包含TSV。 中间层是芯片和电路板之间的桥梁,可以提供更多的I / O和带宽。

  2。5D包装和3D包装有很多类型。 高带宽内存(HBM)是3D封装的一种。 这种方法是将DRAM管芯堆叠在一起。也正在出现将逻辑堆叠在逻辑上或将逻辑存储在存储器中的方法。英特尔产品集成总监Ramune Nagisetty表示,逻辑上的逻辑堆栈方法尚未普及,而内存上的逻辑堆栈方法目前正在兴起。

  在包装中,小芯片目前引起关注。小芯片本身不是封装类型,但是芯片制造商的库可以具有模块化裸片或多个小芯片。 客户可以混合和匹配这些芯片,并使用封装中的芯片对芯片。模具)互连方案进行连接。

  小芯片可以存在于现有的包装类型或新的体系结构中。UMC(United Microelectronics)业务开发副总裁Walter Ng说:“这是一种体系结构方法。” “它正在针对任务要求优化解决方案。 这些要求包括速度,热量和功率等性能,有时需要考虑。成本因素。”

  目前最先进的2。5D封装和3D封装是供供应商使用的现有互连解决方案和晶圆键合机。在这些封装中,铜凸块或铜柱用于堆叠和连接管芯。 凸块和支柱基于焊接材料,可在不同设备之间提供小而快速的电连接。

  最先进的微凸点的间距为40μm至36μm,其中间距包括一定的空间距离。 例如,间距为40μm的是25μm的铜柱加上15μm的空间距离。

  对于小间距要求,行业使用热压缩连接(TCB)。使用TCB键合机取出一个芯片,将其凸块与另一个芯片的凸块对齐,然后在压力和热量的作用下将凸块粘结在一起。但是,TCB过程很慢,铜凸点正接近物理极限。一般而言,表观极限间距为20μm,但有人试图扩大凸点间距。

  Imec正在使用TCB开发10μm间距技术,并且还在开发7μm和5μm。凸点间距为40μm,具有足够的焊料材料来补偿电流变化。当缩放到10μm或更小的间距时,情况将会改变。” Imec高级科学家Jaber Derakhshandeh在最近的ECTC会议上的一篇论文中说。 “在小间距微型泵中,电流量非常好。连接取决于TCB工具的精度,未对准,倾斜和焊料变形量。”

  为了延长微型凸块的开发寿命,Imec开发了一种金属背衬工艺。 和以前一样,管芯上仍然有微凸点。 不同之处在于在Imec工艺中,芯片上存在假金属微凸点。这种凸块类似于支撑结构的小梁。

  Derakhshandeh表示:“在3D晶片对晶片堆叠中,引入了虚拟金属微型凸块,以减少TCB工具的倾斜误差并控制焊料的变形,从而在不同位置粘合电阻和形成的接缝 模具的位置。质量是一样的。”。

  混合绑定是TCB的补充

  在某些情况下,微凸块/支柱和TCB可能会用完。 此时,需要混合键合。 可在微凸点技术碰壁或插入之前使用。

  但是,微凸点不会很快在市场上消失。 微凸块和混合键合技术都将在市场上占有一席之地,具体取决于特定的应用。

  目前,混合键合技术正在发展,台积电拥有最大的发言权。 它正在研究一种称为集成芯片系统(SoIC)的技术。台积电的SoIC技术使用混合键合技术,可实现低于微米的键合间距。据悉,SoIC的坐垫间距为0。25次。高密度版本可实现芯片间通信速度的10倍以上,高达近2000倍的带宽密度和20倍的能源效率。

  台积电的SoIC计划于2021年投入生产,可实现小间距HBM和SRAM存储立方体以及类似的3D芯片架构。台积电研究员MF Chen在最近的一篇论文中说,与当今的HBM相比,“继承SoIC的DRAM内存立方体可以提供更高的内存密度,带宽和功率效率。”

  台积电正在开发芯片对晶圆(Chip-to-Wafer)混合键合技术。晶圆键合已经在微机电系统(MEMS)和其他应用中使用了很多年,并且有很多类型。Brewer Science的高级研究化学家Xiao Liu表示:“微电子产品和MEMS的制造和包装依赖于两个基板或晶片的结合。 “在MEMS的制造过程中,器件晶圆将键合到另一个晶圆上,以保护敏感的MEMS结构。通常使用直接键合技术(例如熔融键合和阳极键合)或间接键合技术(例如金属共晶,热压键合和粘合剂键合)。使用粘合剂作为两个基板之间的中间层使处理更加灵活。”

  铜混合键合最早出现在2016年,当时索尼将这项技术用于CMOS图像传感器,索尼从Ziptronix获得了该技术的许可,该公司现在属于Xperi。

  Xperi的技术称为直接绑定互连(DBI)。 DBI在传统的晶圆厂中进行,并应用于晶圆间键合工艺。 在此过程中,首先要处理晶片。然后将金属垫凹入表面以使表面光滑。

  分离晶片也经历类似的过程。 晶圆通过两步工艺进行键合,首先通过电介质互连,然后通过金属互连。

  EV Group业务发展总监Thomas Uhrmann表示:“总体而言,晶圆对晶圆是设备制造的首选方法。 在整个过程中,晶圆被保留在前端工厂环境中。在这种情况下,用于混合键合的晶片制备在界面设计规则,清洁度,材料选择以及激活和对准方面面临许多挑战。氧化物表面上的任何颗粒都会产生比颗粒本身大100至1,000倍的空隙。”

  尽管如此,该技术已被证明适用于图像传感器,并且其他设备也在研究和开发中。乌尔曼说:“计划进一步引入器件,例如将SRAM堆叠到处理器芯片上。”

  

  混合绑定3D集成,图片来自:Xperi

  铜杂化粘合促进高级包装

  对于高级芯片封装,该行业还致力于管芯对晶片和管芯对管芯的铜混合键合,即将管芯堆叠在晶片上,将管芯堆叠在中介层上或将管芯堆叠在裸露上 死。一个。

  这比晶圆之间的键合更困难。“对于芯片到晶圆的混合键合来说,处理没有颗粒的芯片的基础设施以及键合芯片的能力成为一个重大挑战。乌尔曼说:“尽管可以从晶片级复制或重写芯片级接口设计和预处理,但是芯片处理仍然存在许多挑战。通常,后端处理(例如切块,芯片处理和胶片框架上的芯片转移)必须适应前端清洁度级别,以便在芯片级别获得更高的键合率。”

  乌尔曼说:“晶圆间键合方法正在发展。 当我看到这种方法的过程以及工具开发的方向时,我认为这是一个非常复杂的集成任务,但是台积电就是这样。的公司正在推动这个行业的发展,我们可以期待它。”

  封装的混合键合在某些方面与传统的IC封装不同。传统上,IC封装是在OSAT(外包半导体组装和测试)或封装厂中进行的,而铜混合键合则在晶圆厂的洁净室中进行,而不是在OSATin中进行。与处理尺寸缺陷的传统包装不同,混合键合对微小的纳米级缺陷非常敏感,并且需要工厂级的洁净室,以防止微小的缺陷干扰生产过程。

  缺陷控制至关重要。CyberOptics研发副总裁Tim Skunes表示:“考虑到这些工艺使用了已知的昂贵且质量好的模具,因此失败的成本很高。在组件之间,存在一些形成垂直电连接的突起。 控制凸块的高度和共面性对于确保堆叠组件之间的可靠性至关重要。”

  实际上,已知好的工具(KGD)非常重要。KGD是符合指定规格的未包装零件或模具。 没有KGD,该包装可能会降低产量或失败。

  KGD对包装厂也很重要。“我们收到模具,将其包装,然后交付功能性产品。 合作伙伴将要求我们提供非常高的输出。东方电气工程技术市场总监曹立宏在最近的一次活动中说:“因此,我们希望KGD能够得到充分测试并发挥良好的作用。”

  晶片对晶片的混合键合类似于晶片对晶片的工艺。最大的区别是,芯片是在高速倒装芯片接合机中检查的,或者切割并堆叠在其他芯片上。

  

  Xperi的晶片对晶片混合键合流程图,图片来自:Xperi

  整个过程从晶圆厂开始,并使用各种设备来处理晶片上的芯片。 这部分称为新的前端生产(FEOL)。在混合键合中,在流动过程中处理两个或多个晶片。之后,将晶圆运送到生产线(BEOL)后端的特殊部分,在此使用不同的设备对晶圆执行单个镶嵌工艺。

  单一大马士革工艺是一项成熟的技术。 它通常在晶片上沉积氧化物材料,然后使用微小的通孔蚀刻并构图氧化物材料,最后通过沉积工艺填充铜,然后在晶片表面上在上表面形成铜互连或焊盘,并且 铜焊盘的尺寸相对较大(以微米为单位)。此过程类似于当今的先进晶圆厂芯片生产,但是对于先进的芯片,最大的不同是铜互连处于纳米级。

  以上过程是Xperi新型裸片对晶片铜混合键合工艺的原始模型。 其他公司使用相似或略有不同的流程。

  Xperi晶片到晶片工艺的第一步是使用化学机械抛光(CMP)抛光晶片表面,即通过化学和机械方法抛光表面。在该过程中,将钎焊板略微凹入晶片的表面上,从而以良好的产率获得浅且均匀的凹槽。

  但是,化学机械抛光(CMP)很难实现。 过度的抛光会使铜焊盘的凹槽过大,最终可能导致某些焊盘无法连接,而抛光不足会留下铜残留物并导致短路。为了解决此问题,Xperi开发了200nm和300nm CMP功能。Xperi工程部副总裁Laura Mirkarimi表示:“在过去的十年中,CMP技术在设备设计,材料选择和监视方面进行了创新,以实现精确控制,并使过程可重复且稳定。”

  CMP之后,需要使用原子力显微镜(AFM)和其他工具来测量晶片的表面。 这部分非常关键。

  KLA的Hiebert说:“对于混合键合,在形成镶嵌焊盘后,必须使用亚纳米精度来测量晶圆表面,以确保对铜焊盘的苛刻凸点要求。铜混合键合的主要工艺挑战包括晶片表面缺陷控制,晶片表面轮廓的纳米级控制以及顶部和底部芯片上铜焊盘的对齐控制。随着混合键合间距变小,例如晶片间间距小于2μm或管芯对晶片间距小于10μm,这些表面缺陷,表面轮廓和键合焊盘对准挑战变得越来越重要。”

  但是,这可能还不够。 在某些情况下,还会考虑检测。FormFactor的高级副总裁Amy Leong表示:“传统上,直接探测铜垫或铜凸点被认为是不可能的。 如何保持探针尖端和凸块之间的稳定电接触是关注的焦点。”

  为此,FormFactor开发了一种基于MEMS的探针设计,称为Skate。结合低接触力,尖端轻轻地穿透氧化物层,与凸块形成电接触。

  计量步骤完成后,需要清洗和退火晶片,然后使用刀片或不可见激光切割系统在晶片上切割芯片,这将产生用于封装的单个芯片。模切极具挑战性,不正确的切割会产生颗粒,污染物和边缘缺陷。

  KLA的Hiebert说:“对于管芯之间的混合键合,晶圆切割和管芯处理增加了额外的颗粒生产来源,必须对其进行管理。由于晶片的污染水平低得多,因此正在研究用于晶片对晶片的离子切割的混合键合方案。”

  在划片完成键合之后,此步骤需要使用倒装芯片键合机直接从划片框拾取芯片,然后将芯片放置在主晶片或其他芯片上。 两种结构在室温下立即合并。在铜混合键合中,首先使用电介质键合芯片或晶片,然后执行金属互连。

  粘合过程对粘合剂的对准精度提出了挑战。 在某些情况下,对准精度需要达到几微米,并且行业通常需要达到亚微米水平。

  EV Group的Uhrmann说:“尽管管芯对准是一个挑战,但倒装芯片键合机已向前迈出了一大步。” 晶圆间键合正朝着小于100nm的覆盖层发展。开发,因此符合高级节点的要求。对于晶片到晶圆,通常在精度和生产量之间存在依赖性,其中较高的精度可以通过较低的总生产量来平衡。由于该工具已针对诸如焊接和热压等后端工艺进行了优化,因此1μm的规格在很长时间内就足够了。芯片到晶圆的混合键合会改变设备设计,这是由精度和设备清洁度引起的,下一代工具的规格将远远低于500nm。”

  业界正在为此目标而努力。 在ECTC上,BE半导体公司(Besi)展示了新型混合芯片-晶圆键合机原型的首个成果。 最终的规范目标是200nm,ISO 3洁净室环境和具有2000 UPH的300 mm晶圆基板。该机器包括一个零件晶圆台,一个基板晶圆台和一个镜面拾取和放置系统。该公司表示,该机器将根据生产过程的需要自动更换基板和晶圆组件,并且为了实现高精度,该公司发布了光学硬件,以实现快速,稳定的高精度对准。

  但是,对芯片对准的探索尚未停止,将来可能会出现新的对准问题或缺陷。 与所有包装一样,混合粘合2。5D和3D封装可能需要更多的测试和检查步骤。

  混合粘接是一种可行的技术,可以催生出新的一类产品。但是,客户要权衡自己的选择并深入研究细节并不容易。

  本文翻译自https:// semiengineering。com / the-race-to-更多高级软件包/

  雷锋网雷锋网雷锋网

-